Các thư viện được viết bằng SystemVerilog

cheshire

Một SoC RISC-V 64 bit hỗ trợ Linux tối thiểu được xây dựng xung quanh CVA6 (bởi nền tảng bột giấy).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Chu kỳ triển khai FPGA chính xác của các biến thể CPU 6502 khác nhau.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Phần mở rộng Verilog cho Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->cầu SPI.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Triển khai vi điều khiển mềm của ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

Mô-đun I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Xử lý video thời gian thực với Bộ lọc Gaussian + Sobel nhắm mục tiêu Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine với Novel Dataflow cho phép 70,7 Gops/mm2 trên TSMC 65nm GP cho 8-bit VGG16.
  • 15

SVA-AXI4-FVIP

Thuộc tính YosysHQ SVA AXI.
  • 14
  • ISC

libsv

Một thư viện IP phần cứng kỹ thuật số SystemVerilog mã nguồn mở, được tham số hóa.
  • 13
  • MIT

ndk-app-minimal

Ứng dụng tối thiểu dựa trên Bộ công cụ phát triển mạng (NDK) cho thẻ FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

Bộ điều khiển ngắt nhanh RISC-V (bằng nền tảng bột giấy).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Các mô-đun RTL SystemVerilog chung cho RgGen.
  • 9
  • MIT

mips_cpu

MIPS 32 bit chu kỳ đơn.
  • 9

hardcloud

FPGA như một thiết bị giảm tải OpenMP..
  • 9
  • Apache License 2.0

risc-v-single-cycle

Một CPU Risc-V 32 bit một chu kỳ.
  • 8

rp32

Bộ xử lý RISC-V với CPI=1 (mỗi lệnh đơn được thực hiện trong một chu kỳ xung nhịp đơn)..
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA độ trễ thấp 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Kho lưu trữ này chứa các mô-đun khác nhau thực hiện các phép tính số học. (bởi GabbedT).
  • 2
  • MIT

v_fplib

Thư viện Verilog FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

bộ xử lý picoMIPS thực hiện chuyển đổi affine.
  • 1
  • MIT

RV32-Apogeo

Bộ xử lý đầu cơ RISC-V 32 bit, 7 giai đoạn, không theo thứ tự, đơn lẻ. Lõi thực hiện các phần mở rộng B, C và M. Bộ đệm I và D có sẵn..
  • 1
  • MIT

risc-v_pipelined_cpu

CPU RISC-V với đường ống 5 tầng, được viết bằng SystemVerilog.
  • 0

FPGAprojects

Mã Verilog cho các dự án FPGA mà tôi đã thực hiện vào năm 2019, bao gồm CPU MIPS 5 giai đoạn..
  • 0

TCB

Bus liên kết chặt, độ phức tạp thấp, bus hệ thống hiệu suất cao..
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Tìm hiểu kiến ​​thức cơ bản về Systemverilog, testbench và hơn thế nữa..
  • 0

osdr-q10

Các tệp thiết kế neo Orion, chương trình cơ sở và mã FPGA..
  • 0